TSMC：2nmプロセスのリスクを来年試作

新しく発表された年次報告書の中で、TSMCのDeyin Liu会長とChieh-Jia Wei最高経営責任者（CEO）は、2nmプロセスに関する進捗状況を明らかにした。
株主への書簡によると、同社は昨年研究開発の取り組みを強化し、テクノロジー、特に2nmプロセスに取り組み、テクノロジーのリーダーシップと差別化を拡大するために研究開発に54億7000万ドルを費やした。
2nmプロセスでは、TSMCは性能とエネルギー効率が向上したナノシートトランジスタ構造を使用します。 N3E プロセスと比較して、2nm プロセスは同じ消費電力で速度が 10% ～ 15% 向上するか、同じ速度で消費電力が 25% ～ 30% 削減され、エネルギー効率の高いコンピューティングの需要の高まりに応えます。
現在、2nmプロセスの開発は計画通りに進んでおり、リスクを伴うパイロット生産は2024年、量産は2025年に予定されている。